Silicon photonics ​is een technologie met snelle vooruitgang en wordt commercieel steeds interessanter. Maar een sterk contrast in brekingsindex zorgt er ook voor dat de werking van deze circuits erg gevoelig is aan variatie in het fabricageproces. In deze thesis wordt gepoogd een realistische yield te voorspellen voor silicon photonics. Een manier om dit te doen is variatie bij het low-level gedrag van componenten of variatie van geometrische karakteristieken te linken aan verandering in performantie van een high-level ​circuit. Door bepaalde veranderingen te implementeren op bepaald plaatsen in een circuit, die variatie bij het fabricageproces nabootsten, kan de spreiding in performantie van een high-level circuit in kaart gebracht worden met Monte-Carlo simulaties. Deze thesis behandelt drie belangrijke problemen bij het maken van een realistische yield prediction: Hoe kan er data verzameld worden bij wafer-scale circuits die uit fabricage komen? Hoe kan een model gebouwd worden dat een onderscheid maakt tussen willekeurige en systematische variaties op verschillende niveaus binnen het circuit? Hoe worden virtuele wafer-maps gevormd gebaseerd op gemeten wafer-maps die de effectieve variatie ten gevolge van fabricage? Deze virtuele wafer-maps maken immers een Monte-Carlo analyse voor yield prediction mogelijk.